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Asignatura Optativa: 4º Curso, Plan 96, carácter anual, 9 créditos (6 teóricos + 3 prácticos)

13 Créditos ECTS

 
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PROGRAMA Curso 2011/12 (Archivo pdfAchivo pdf)

    1. Introducción al Diseño de Circuitos Integrados en Alta Escala.
      1.1. Complejidad
      1.2. Modularidad
      1.3. Compatibilidad
      1.4. Productividad
      1.5. Ciclo de Diseño-Fabricación
      1.6. Estilos de Diseño.
      1.7. Diseño "Custom y Semi-custom".
      1.8. Matrices de puertas.
      1.9. Matrices lógicas programables.

    2. Estructuración del Proceso de Diseño
      2.1. Diagrama en Y
      2.2. Ramas y Niveles
      2.3. Análisis Top-Down
      2.4. Síntesis Bottom-Up

    3. Aspectos Tecnológicos del Diseño de Circuitos Integrados en Alta Escala
      3.1. Los Dispositivos MOS básicos
      3.2. Modelado de Dispositivos MOS
        3.2.1. Funcionalidad eléctrica.
        3.2.2. El transistor MOS como interruptor.
        3.2.3. El Inversor básico nMOS.
        3.2.4. El inversor CMOS.
        3.2.5. Notación geométrica.
        3.2.6. Circuitos combinacionales nMOS.
        3.2.7. Circuitos combinacionales CMOS.
        3.2.8. Lógica Precargada.
        3.2.9. Puertas de Transmisión.
        3.2.10. Células de Registro y Memoria.
      3.3. Caracterización Paramétrica
      3.4. Métodos Tecnológicos básicos
        3.4.1. Producción de material base de Silicio.
          3.4.1.1. Crecimiento.
          3.4.1.2. Depuración.
        3.4.2. Difusión.
        3.4.3. Implante.
        3.4.4. Oxidación.
        3.4.5. Deposición.
        3.4.6. Metalización.
        3.5.7. Ataque químico.
      3.5. Procesos de Fabricación
        3.5.1. nMOS de puerta metálica.
        3.5.2. nMOS de puerta de silicio.
        3.5.3. CMOS de puerta metálica.
        3.5.4. CMOS de puerta de silicio.
          3.5.4.1. Proceso de pozo p.
          3.5.4.2. Proceso de pozo n.
          3.5.4.3. Proceso twin-tub.
          3.5.4.4. Fenómeno de latch-up.
        3.5.5. CMOS de silicio sobre zafiro.
        3.5.6. El Proceso CMOS típico
          3.5.6.1. Creación de Máscaras.
          3.5.6.2. Fotolitografía.
          3.5.6.3. Pasos del proceso.
          3.5.6.4. Encapsulado.
          3.5.6.5. Testeo y Comprobación.
      3.6. Aspectos complementarios del nivel tecnológico.
        3.6.1. Ciclos de Conmutación.
        3.6.2. Resistencia Distribuída.
        3.6.3. Capacidad Distribuída.
        3.6.4. Energía disipada por célula y ciclo.
        3.6.5. Potencia Disipada.
        3.6.6. Retardos y Distribución de Fuentes y Relojes.
        3.6.7. Frecuencia de Reloj.
        3.6.8. Influencia del escalado.
    4. Dominio Estructural del Proceso de Diseño
      4.1. Relación entre Fabricación y Diseño
        4.1.1. La Interfaz Limpia.
        4.1.2. Reglas de Diseño de Mead y Conway para nMOS.
        4.1.3. Reglas de diseño para CMOS.
      4.2. Ejemplo de Proceso de Diseño. El PicoComputador.
      4.3. Descomposición Top-Down
        4.3.1. Nivel de Procesador
          4.3.1.1. Modelo de Programación
          4.3.1.2. Diagrama ASM de la máquina>
        4.3.2. Nivel de Unidades Funcionales
          4.3.2.1. Estructuras Aritméticas
          4.3.2.2. Bloques de Registros
          4.3.2.3. Unidad de Control
          4.3.2.4. Memoria
        4.3.3. Nivel de Rutas de Datos
        4.3.4. Nivel de Transferencia entre Registros
        4.3.5. Nivel de Elementos Lógicos
        4.3.6. Nivel de Dispositivos de Conmutación
      4.4. Construcción Bottom-Up
        4.4.1. Nivel de Células Elementales
          4.4.1.1. Células Standard Básicas
            4.4.1.1.1. Subsistemas lógicos (No, Y, O, No-Y, No-O, OExc, etc.).
            4.4.1.1.2. Multiplexores y Demultiplexores.
            4.4.1.1.3. Células de Registro.
          4.4.1.2. Células de PLA.
          4.4.1.3. Células de Memoria
        4.4.2. Nivel de Células Parametrizables
          4.4.2.1. Apilamiento.
          4.4.2.2. Solapamiento.
          4.4.2.3. Giro.
          4.4.2.4. Reflexión.
        4.4.3. Nivel de Macrocélulas
        4.4.4. Planificación de Rutas y Planos de Planta.
          4.4.4.1. Planos tipo "Manhattan Skyline".
          4.4.4.2. Distribucción de Relojes.
          4.4.4.3. Rutas de Control.
          4.4.4.4. Rutas de Datos.
          4.4.4.5. Distribucción de Alimentaciones.
          4.4.4.6. Generadores de ruta.
          4.4.4.7. Particionamiento y Posicionamiento.
          4.4.4.8. Redistribución automática de unidades.
          4.4.4.9. Conectividad externa del Chip.
        4.4.5. Nivel de Módulos Autónomos.
          4.4.5.1. Módulos orientados hacia comunicaciones locales.
          4.4.5.2. Células especializadas en comunicaciones externas.
          4.4.5.3. Procesadores de Propósito General.
          4.4.5.4. Procesadores sistólicos.
          4.4.5.5. Circuitos Integrados de Aplicación Específica (ASICs).
          4.4.5.6. Integración Wafer Scale.
    5. Técnicas de Especificación de Sistemas Integrados
      5.1. Dominios de descripción de un Sistema Integrado
      5.2. Lenguajes de Especificación Estructural.
      5.3. Nivel Algorítmico y de Arquitectura
      5.4. Nivel de Transferencia entre Registros
      5.5. Nivel de Puerta Lógica y Dispositivo
      5.6. Nivel de Lay-out
        5.6.1. Formatos de Intercambio
          5.6.1.1. CIF, GDSII, EDIF, EBES.
        5.6.2. Bibliotecas de Células.
      5.7. Especificación ASM del Autómata
      5.8. Compilación del Controlador
      5.9. Especificación de las Interfaces de Conexionado.
    6. Diseño de Circuitos Integrados asistido por Computador
      6.1. Entornos de Diseño.
      6.2. Captura de Esquemas
      6.3. Edición de Lay-out.
        6.3.1. Funciones de un Editor.
        6.3.2. Editores Jerárquicos.
      6.4. Sistemas de Comparación Automática.
      6.5. Asistentes de Diseño.
      6.6. Síntesis automática
      6.7. Compiladores de Silicio.
      6.8. Simulación del Proceso Tecnológico
      6.9. Análisis estático
        6.9.1. Verificación de Reglas de Diseño
          6.9.1.1. Extracción de solapamientos
        6.9.2. Verificación de Reglas Eléctricas
        6.9.3. Verificación temporal
        6.9.4. Verificación funcional
      6.10. Análisis Dinámico
        6.10.1. Técnicas de simulación
        6.10.2. Extracción de Nudos y Transistores
        6.10.3. Modelos de Dispositivos
        6.10.4. Simuladores lógicos
        6.10.5. Simuladores a nivel de comportamiento y a nivel funcional
        6.10.6. Simulación temporal
      6.11. Testeo y Comprobación.
        6.11.1. Métodos directos.
        6.11.2. Métodos estructurados.
        6.11.3. Autocomprobación.
        6.11.4. Generación de Patrones de Testeo.
        6.11.5. Diseño para Testeo.
        6.11.6. Fiabilidad en Componentes VLSI
        6.11.7. Rendimiento por Oblea.
      6.12. Herramientas para Diseño de Circuitos Asistido por Computador
        6.12.1. El entorno DFWII de CADENCE.
        6.12.2. El simulador HSPICE.
        6.12.3. SYNOPSYS.
        6.12.4. Herramientas de ALTERA para FPGA's.
    7. Aspectos de aplicación de los sistemas VLSI.
      7.1. Tendencias tecnológicas actuales.
        7.1.1. Tecnología de Arseniuro de Galio.
        7.1.2. Tecnologías BiCMOS.
        7.1.3. Sistemas analógicos.
        7.1.4. Aplicaciones en Tratamiento Digital de Señal.
        7.1.5. Sistemas de microprocesadores.
        7.1.6. Aplicaciones en Smart Power.
        7.1.7. Sistemas bioinspirados.
      7.2. Perspectivas futuras.
    8. Trabajos de curso.
      8.1. Práctica de Diseño Full-Custom.
      8.2. Práctica de Entorno CAD.
    9. Bibliografía.